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本文的内容是Sigma-Delta模数转换器中的数字抽取滤波器的研究与设计。本设计所研究的Sigma-Delta模数转换器(采样频率44.1KHz)主要应用在消费类数字音频接收机，数字音频录音机，包括便携式的CD-R(Compact Disc Recordable)，DCC(Digital Content Creation)，MD(MiniDisc)，DAT(Digital Audio Tape)，多媒体消费电子设备和音乐取样合成器。因此研究应用于音频系统中的ADC芯片具有很大的现实意义。抽取滤波器是Sigma-Delta模数转换器中的重要组成部分。低字率、高采样频率的数字调制信号被转换成高字率、奈奎斯特频率采样的信号。本文设计和实现了一个过采样率为256的数字抽取滤波器，应用于2-1级联的三阶Δ∑调制器。该抽取滤波器包括：级联积分梳状(CIC：Cascaded-Integrated-Comb)滤波器、补偿滤波器和两个窄带有限冲击响应半带滤波器。应用置换原则的梳状滤波器大大节省了芯片面积和功耗。补偿滤波器实现了降采样和频率补偿两种功能，减小了硬件开销。在已有技术的基础上，利用半带滤波器的冲激响应的对称性，改善了滤波器的速率、功耗等性能，更重要的是减小了芯片面积。滤波器系数都采用CSD(Canonic Signed Digit)码实现。补偿和半带滤波器均采用等波纹设计方法，整个设计采用了多级多采样率信号处理电路原理。电路的设计参数如下：数字部分电压为1.8V，动态范围98dB，噪声与谐波失真比96dB，有效信号位数18位，抽取滤波器通带波纹0.006 dB，阻带衰减110dB，四级线性相位抽取滤波器，256倍降采样率。整个设计经过了MATLAB系统仿真、Verilog HDL RTL级代码编写、Modelsim SE RTL级代码前仿真和门级代码后仿真、Synopsys Design Compiler综合、Encounter布局布线、Calibre DRC和LVS。整个滤波器经过了FPGA验证，采用上海中芯国际有限公司0.18um CMOS混合信号工艺流片并进行了测试，测试结果基本满足设计要求。