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等离子体刻蚀是半导体集成电路（Integrated Circuit,IC）制造工艺中的重要环节,近年来随着IC集成度的不断提高,特征尺寸不断缩小,此外,3D晶体管、鳍式场效应晶体管（Fin Field-Effect Transistor,Fin-FET）等复杂结构的应用,对刻蚀槽深宽比（Aspect Ratio,AR）、刻蚀槽形貌控制等的要求进一步提高,尤其是随着小于10 nm技术的开发,原子尺度的偏差也可能影响器件的性能。传统刻蚀在一些关键步骤中显然难以满足要求,原子精度的控制能力成为影响特征尺度进一步缩小的关键。此外,原子层刻蚀（Atomic layer etching,ALE）技术的进步,使得具有原子精度控制能力的等离子体ALE逐渐进入到产业应用的阶段。ALE是通过自限性地去除表面最外层原子,实现原子层精度刻蚀的。一个完整的ALE过程要经过两次净化腔室,这需要消耗大量的时间,使得产额过低。为了解决这个问题,近些年来通过改变极板偏压波形、控制放电参数等方法,不换气体而实现原子层精度刻蚀的研究大量涌现,这种方法能够将效率提高几十倍,它被称为等离子体增强“准”原子层刻蚀（Quasi-Atomic layer etching,quasi-ALE）。本文通过建立包括产生等离子体的放电腔室模型（Reactor Model）、鞘层模型（Sheath Model）、刻蚀槽模型（Trench Model）的多尺度刻蚀演化模型,研究了在CF4/Ar感性耦合等离子体（Inductively Coupled Plasma,ICP）放电下进行quasi-ALE时不同功率、放电气压、偏压波形等对SiO2刻蚀形貌的影响。首先,采用商业软件CFD-ACE+模拟放电产生等离子体的过程,从而获得不同放电参数下中性粒子及离子的通量及密度;其次,将得到的离子密度作为鞘层模型的边界条件,自洽地算出轰击到极板上的离子能量（Ion Energy Distributions,IEDs）离子角度分布（Ion Angle Distributions,IADs）;最后,将CFD-ACE+中得到的粒子通量及IEDs、IADs作为刻蚀槽模型的初始条件,模拟刻蚀槽形貌演化过程。本文还将传统ALE、quasi-ALE及反应性离子刻蚀（Reactive Ion Etching,RIE）的刻蚀槽形貌做了对比,并研究了quasi-ALE的深宽比依赖效应（Aspect Ratio Dependent Effect,ARDE）。在第三章中主要讨论了不同放电气压和放电功率时离子密度分布及离子与中性粒子的通量大小。结果表明,离子密度及粒子通量受气压、功率的控制,且腔室中心处始终为密度最大的区域。第四章研究了不同偏压波形、气压、功率等外界条件对IEDs及IADs的影响,结果显示不同外界参数会导致IEDs及IADs具有不同的变化,且特定的偏压波形可以使IEDs更加趋于单能,IADs更加集中。第五章给出了不同外界条件下对应下刻蚀槽形貌的演化,结果表明不同的外界条件对刻蚀槽的形貌有较大的影响;quasi-ALE既能保持较理想的刻蚀形貌又可以提高刻蚀速率,且能够在一定程度上抑制刻蚀的ARDE。