物联网是目前新一代的信息技术手段，是国家五大新兴产业之一。物联网的硬件设备离不开无线收发机，而频率综合器是无线收发机最重要的组成部分之一。频率综合器的性能直接影响整个无线收发机的性能。因此本文主要研究了应用于2.4GHz(ISM频段)的频率综合器的设计。　　本文基于电荷泵锁相环的结构，采用中芯国际(smic0.181P6M)CMOS工艺库，设计了频率范围2.4-2.48G的整数和分数频率综合器。本文首先选取了锁相环频率综合器的各模块结构，如压控振荡器、电荷泵、鉴频鉴相器、分频器等，并从系统级的角度计算了整个锁相环环路的环路特性及环路参数，建立了锁相环频率综合器的Verilog-A模型。然后设计了各模块的电路级结构及参数，参考晶振为8MHz；压控振荡器(VCO)采用带有滤波技术的项部偏置LC负阻振荡器；电荷泵(CP)利用了轨到轨的运算放大器作为误差放大器；环路滤波器(LP)采用无源三阶低通滤波器，更好的滤除加在控制电压上的干扰；整数分频器采用CML结构的前置二分频器、4/5双模预分频器、Pulse-Swallow可编程计数器；小数分频器增加了可编程的三阶MASH1-1-1结构的∑一△调制器。并用Cadence的Spectre和AMS分别对模拟部分和数模混合部分(分频器)进行了仿真，得到的压控振荡器(VCO)的相位噪声为-123.4dBc/Hz@1MHz，-103.0dBc/Hz@100KHz，-80.84dBc/Hz@10KHz。接着从振荡幅度、滤波技术等方面重点分析了VCO的优化设计。最后对整个频率综合器进行了版图设计并做了后仿真。频率综合器的锁定时间小于20us，功耗小于15mW，参考杂散小于-70dBc，版图的面积为600um×800um。