随着集成电路工艺节点的不断减小,集成电路的功耗已成为制约其性能进一步提升的瓶颈问题之一。与功耗相关的研究聚焦在功耗评估和功耗优化两方面,其中功耗评估是低功耗设计的基础。其主要研究在芯片设计的各个阶段对芯片功耗进行准确评估,并将评估结果反馈给设计师,帮助设计师在保证满足芯片速度和面积的情况下,通过改进电路结构和数据流路径,进行功耗优化设计。因此,研究在代码设计阶段功耗的早期评估方法,对提高设计效率和芯片性能具有重要意义。在分析组合逻辑电路功耗产生原因的基础上,考虑到目前逻辑综合阶段功耗评估主要根据预设翻转率通过查表法进行,没有考虑电路延时差所导致的竞争冒险对功耗的影响,导致评估值参考价值不大的问题,提出了一种在RTL代码逻辑综合阶段组合逻辑电路竞争冒险功耗的评估方法。首先介绍了竞争冒险现象产生的根本原因及其对组合逻辑电路的影响,分析电路中竞争冒险功耗的影响因素,提取了电路的逻辑级数、门单元输入端口的时间差、门单元输入端口网络的复杂程度等参量作为评估模型的基本参数。在电路综合完成之后通过脚本从综合工具中提取出以上数据,将这些影响因素参数化,同门单元的竞争冒险功耗仿真值一并整理成CSV数据格式的基本参数数据集。进而选用随机森林回归算法来建立竞争冒险功耗预测模型,完成了竞争冒险功耗预测模型的训练,生成了逻辑综合阶段组合逻辑竞争冒险功耗预估模型。基于该模型,在进行组合逻辑电路竞争冒险功耗预测时,只需在该电路完成综合之后提取竞争冒险功耗的影响因素即可。采用32bit乘法器和16bit除法器对组合逻辑电路在逻辑综合阶段的竞争冒险功耗预测模型进行了测试,并与PTPX测试结果进行了比较,结果表明预测准确度达到10%以内。进一步对ISCAS85组合逻辑基准电路集中电路的竞争冒险功耗进行了预测,结果显示预测误差都控制在20%以内,满足设计需求。