随着半导体技术的发展,人们越来越关注采用并行的方法来提高芯片的整体性能。多核芯片(Chip Multi-Processors, CMPs)应运而生,其将多个IP核集成在一个芯片上,使芯片集成度迅速增加。多核之间的通信问题制约了多核芯片的发展,而片上网络(Network on Chip, NoC)技术被认为是解决多核芯片通信问题的重要技术。片上网络可以有效解决传统的总线所带来的能耗过大、带宽利用不足和数据阻塞等问题。片上网络通过多个路由器彼此相连来实现,路由器的性能直接影响着片上网络的性能,传统的路由器已经无法满足片上网络日益增长的性能需求,因此研究高性能的路由器对提高片上网络的性能起到至关重要的作用。本课题首先对片上网络的整体结构、现存的常见问题及路由器的通用架构进行了概述。然后对路由器的设计方案进行了研究,包括数据传输方案的设计、网络接口方案的设计、路由方案的设计及通道分配方案的设计。接着根据以上方案对路由器进行了硬件实现,设计了基于AHB协议的高效网络接口；设计了基于lookahead路由技术、虚通道技术和容错路由算法的路由器输入模块；在研究了传统的分离式分配器的基础上,提出了矩阵对角线虚通道分配器和开关分配器。最后对路由器进行了功能仿真和性能分析,通过软件仿真和FPGA验证保证了路由器的功能正确；通过DC综合表明,本设计的时钟频率可以达到333MHz；通过Noxim仿真平台对性能进行分析,将本课题中的路由器与传统路由器及组合路由器进行性能对比。本课题所提出的路由器在通道的匹配率方面明显高于传统路由器,平均吞吐率达到40flits/cycle,比组合路由器的吞吐率平均高出7%,数据包最低延时为10个时钟周期,比传统方案的数据包延时降低了10%。本课题设计的片上网络路由器在匹配率、吞吐率和数据延时方面有明显的优势,适用于多种拓扑结构的片上网络,对未来片上网络的研究及多核芯片的发展具有重要价值。