极化码(Polar Code)被确定为第五代移动通信网络(5G)增强移动宽带(eMBB)场景下控制信道编码方案,因此极化码是未来移动通信系统的重要支撑技术,也是当下5G物理层技术的研究重点。极化码可以使用串行抵消(Successive Cancellation,SC)译码方法。由于极化码在有限码长下用SC译码得到的性能不够理想,长码长的极化码拥有良好的性能,但同时也面临着译码时延增长的问题。面对未来移动通信场景低延迟、高吞吐量的实际需求,极化码译码器译码延迟较高、通吐率较低已经成为当下极化码迈向实用化道路上的一大挑战。面对这一挑战,本文首先研究并总结了极化码SC译码器的一般时序逻辑规律(SLL),反映了译码过程中不同阶段,功能计算随时钟的状态切换。为了保证进行定点量化后的译码性能,兼顾硬件资源消耗,本文基于最小均方误差提出了一种硬件量化方案。然后,结合极化码的译码原理和构造特点,设计了一种新型低延迟的多比特并行极化码译码器方案。所设计的译码器对于译码最后两个阶段进行了重新设计,以同时译码4bit信息,增加了译码并行度,降低了译码延迟。此外,本文通过硬件复用优化了部分和存储结构,节省了硬件资源开销。最后,构建了基于Stratix V FPGA板卡和PC的硬件链路仿真平台,通过实际硬件电路板卡验证了所提出多比特并行SC译码器结构的性能。研究结果表明,相对于传统极化码SC译码器,在保证相同性能的前提下,本文所提出的多比特并行极化码SC译码器可以明显降低译码时延。在硬件实现方面,本文通过FPGA测试性能瀑布曲线和软件定点仿真结果贴近,给出了实际硬件时延对比与硬件资源消耗情况的分析报告,完成了极化码译码器的开发与验证。