为了满足不同传输速率的协议要求,高速串行解串器（SERDES）等串行数据收发电路需要收发不同速率的数据,使得对收发器的带宽需求越来越大;另一方面,由于串行数据的抖动主要由片内高速时钟决定,随着数据收发速率越来越高,对采样时钟的要求也越来越高,更进一步提高了对采样时钟的性能要求。因此,对于SERDES应用的时钟源既需要输出较宽范围频率的采样时钟,也需要采样时钟具有较低的抖动。基于6Gbps串行信号发送器应用需求,本论文主要研究了一种宽带低抖动自偏置锁相环,主要研究内容包括:（1）为实现锁相环输出时钟具有宽范围、低抖动的性能,本文设计一个基于自偏置结构的可重构宽带低抖动锁相环,通过设计分频模数检测电路,匹配锁相环分频模数和电荷泵的电流,以实现宽带可重构低抖动的自偏置锁相环。（2）为了保证高速信号的完整性,避免由于阻抗失配造成的反射引起高速信号的传输损耗导致的输出抖动,通过采用预加重和自适应阻抗匹配技术,实现发送器输出端阻抗匹配解决阻抗失配问题,从而减少发送器输出抖动。锁相环和发送器电路采用40nm CMOS工艺设计,通过对芯片测试其结果表明,所设计的自偏置锁相环通过7个结构相同的可重构电荷泵,可实现25μA～325μA范围的电流输出,多模分频器可实现4～100的分频,实现了1GHz～3GHz的低抖动时钟输出,可满足2～6Gbps的串行数据发送需求。在2Gbps的传输速率下,传输数据输出RMS jitter为4.7ps,P-P jitter 37ps;在6Gbps的传输速率下数据的输出RMS jitter为2.7ps,P-P jitter 36ps,发送数据实现了20%预加重效果,满足10-12的误码率需求。