【摘 要】
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当前,集成电路产业进入了纳米时代,工艺的进步使得芯片设计面临着许多挑战,如尺寸缩小带来的寄生效应、信号串扰带来的时序影响、场景模式多边形加大了时序收敛的复杂度等。
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当前,集成电路产业进入了纳米时代,工艺的进步使得芯片设计面临着许多挑战,如尺寸缩小带来的寄生效应、信号串扰带来的时序影响、场景模式多边形加大了时序收敛的复杂度等。版图设计师能否深刻理解物理设计,高效地运用EDA工具,以及对设计进行针对性的流程和方法改善,对芯片成功起着关键性作用。本文采用了Synopsys公司的系列工具对一款基于65nm工艺的百万门级CPU内核进行了后端设计。主要对电路划分、布局规划、单元布局、时钟树综合、布线和时序收敛进行了详细介绍,对设计难点进行了深入分析并改善优化方案,同时考虑到纳米级工艺下的互连线耦合效应,介绍了如何预防和修复串扰。最后还介绍了基于分布式多场景的时序分析方法快速实现时序的收敛。本设计成功完成了CPU硬核的物理设计,使性能满足设计需求,搭载该IP的SOC在SMIC65LL工艺成功流片,测试结果符合期望目标。
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