随着集成电路制造工艺的发展，工艺偏差、时延缺陷、串扰效应以及电源噪声等将对芯片的定时产生更加严重的影响，并可能导致芯片的时延故障。为了确保芯片工作的可靠性，非常有必要采取有效的时延测试方法来检测芯片中可能存在的时延故障。仅仅依赖于外部测试仪难以满足现代高性能芯片对时延测试的要求，芯片的时延可测试性设计技术已成为解决芯片对时延测试挑战的有效措施。本文分别针对时延测试的故障覆盖率/测试数据量优化、小时延缺陷和瞬态时延故障的检测等，提出了一些相应的时延可测试性设计方法。本文的主要工作与创新有：　　 1.提出了两种适用于部分增强型扫描设计的触发器选择方法。　　 针对时延测试不同的优化目标，本文分别提出了一种故障覆盖率提升驱动的触发器选择方法和一种测试数据量精简驱动的触发器选择方法。在这两种方法中，本文分别定义了常规扫描触发器与电路中未检测跳变时延故障之间的联系紧密度，以及常规扫描触发器与电路中增强型可测试的跳变时延故障之间的相关度。依赖于常规扫描触发器的联系紧密度和相关度的计算结果，电路中关键的常规扫描触发器可以被替换成增强型扫描触发器。针对基准电路的实验结果表明，在相同的硬件开销下，与国际同类方法相比，故障覆盖率驱动的方法可提高平均2.63％左右的故障覆盖率，测试数据量驱动的方法可将平均测试数据量减少一半左右，在保障测试质量的同时有效降低了测试成本。　　 2.提出了一种时延级测量分辨率成倍递增的片内通路时延测量结构。　　 片内通路时延测量可有效支持硅后定时验证和时延故障检测。本文设计了一种通路时延测量结构，其中包含的片内通路时延测量电路(OCDM)由多个时延级(时延测量单元)构成，级与级之间的测量分辨率以二的倍数递增。为了容忍工艺偏差，该测量结构中还设计了一个用于校准时延测量单元分辨率的校准单元。此外，该测量结构考虑了被测通路到测量电路的引入连线之间的时延差，从而改善了通路时延测量的准确度。实验结果表明，同采用改进游标延迟线的方法相比，本方法仅需采用3.3％数量的时延级就能达到其相同的测量范围，硬件开销仅为其的22.3％。　　 3.提出了一种时钟频率和测试方式可配置的片内超速时延测试结构。　　 超速测试是检测小时延缺陷的有效手段。本文设计的超速时延测试结构包含一个加载-捕获时钟生成器(LCCG)，可通过测试向量中的控制信息对其进行配置，从而在芯片中生成一个高精度且频率可调整的测试时钟。此外，该结构还支持通过测试向量配置时延测试方式及其所需要的时钟信号。实验结果表明，采用该结构可生成不依赖于功能时钟的高频测试时钟，其硬件开销大约相当于40个标准的Muxed-D SCAN触发器的面积。与国际同类方法相比，该结构硬件开销较低、能够更加有效地支持电路在多种时延测试方式下进行更高频率的超速测试。　　 4.提出了一种基于稳定性检测的在线和离线时延故障检测结构。　　 在线时延测试可支持对于软错误、串扰、电源噪声等因素带来的瞬态时延故障的检测。本文设计的时延故障检测结构包含稳定性检测器和全局错误信号生成器，用于对芯片进行在线时延故障检测，同时也能被复用于支持离线的时延故障检测。该结构中设计的稳定性检测器可用于监测组合逻辑的每一个关键输出的信号稳定性违反。多个稳定性检测器之间可共享一个全局错误信号生成器，并生成一个用于指示电路是否存在时延故障的全局信号。针对基准电路的实验结果表明，当对通路时延大于功能时钟周期80％的关键输出点进行稳定检测器的插入时，该结构所需的硬件开销低于整个电路的5％，仅为国际上提出的并发检测结构所需硬件开销的50％左右。