随着互联网日趋普及,各式各样的通信设备也日渐受到消费者的欢迎,令数据传输的需求急剧增加。LVDS(低压差分信号)采用高速模拟电路技术,可确保导线能够支持千兆以上的数据传输,串行数据收发芯片使通讯系统实现了高速、低成本。本文介绍了基于低压差分信号(LVDS)的串行数据收发芯片的原理、电路及版图设计,对电路进行的仿真结果表明,该芯片有较宽的数率范围(可接收的串行数据速率为250MHz～800MHz)。在发送部分的电路设计中,设计了高性能的PLL单元、数据的并串转换单元。在接收部分,详细介绍了一种宽频率的数据时钟恢复电路的设计、数据的串并转换单元中字节时钟与并行数据同步的电路设计。LVDS输出(发送器)采用反馈控制的方式稳定发送器的输出共模电压,LVDS的输入(接收器)采用了输入共模电压范围大、线路简单的输入级,并加入了失效保护电路的设计。最后,介绍了版图设计时的基本规则及需要注意的问题。本设计采用CHRT .35微米工艺设计。整个收发芯片版图经过Cadence Spectre工具的仿真,工作正常,功能及电气性能上都达到了设计要求。总引脚26个,总功耗900mW@80MHz。