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随着信息流量需求的不断增大，传统的并行接口技术阻碍了数据传输速率的进一步提高。过去主要应用于光纤通信的串行通信技术——SerDes正在逐渐取代并行接口技术，成为如今高速接口技术的主流。因此，设计具有自主知识产权的SerDes收发机IP核成为当前研究所及高校的主要研究内容之一。
本文研究内容主要包括两个方面:12.5Gb/s半速率时钟数据恢复电路(CDR)的设计及6.25Gb/sSerDes接收芯片的系统集成，设计工艺均为TSMC0.18μmCMOS工艺。
6.25Gb/sSerDes接收芯片包括CDR、十分接、字对齐及10B/8B解码电路，已经完成测试工作。采用1.8V的供电电压，在输入数据为6.25Gb/s编码数据时，可以成功恢复出3.125GHz的时钟信并顺利实现后续的十分接功能，字对齐及解码器工作正常。二分接及十分接逻辑正确，十分接眼图清晰，张开度较大，均方抖动25.5ps，五分频的眼图清晰，睁开较大，均方抖动为21.8ps。芯片解码后最终输出稳定正确，符合系统要求。整体电路版图面积为1.25×0.975mm2，电路的整体功耗为168.84mW，以较低功耗实现了6.25Gb/sSerDes接收芯片的功能。
12.5Gb/s半速率CDR的设计经后仿真验证，在输入数据为12.5Gb/s伪随机数据时，可以成功恢复出6.25GHz的时钟信并顺利实现后续的二分接功能。环路捕捉范围500MHz以上。环路锁定后，半速率时钟及二分接数据逻辑正确，眼图清晰、张开较大，时钟峰峰抖动为13.36ps，数据峰峰抖动为15.21ps，满足系统设计指标。芯片面积仅为0.476×0.538=0.256mm2。在TSMC0.18μm工艺下以较小的面积实现了12.5Gb/s半速率CDR的设计。该芯片已于2012年1月送出流片。