【摘 要】
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锁相环（Phase Locked Loop,PLL）是利用外部输入的参考信号来控制环路内部震荡信号的频率和相位,从而用以实现输出信号频率对输入信号频率的自动跟踪。目前,锁相环已广泛用于通信系统、频率合成器和相位计中。在高速数据传输技术SERDES（Serializer and Deserializer）中,锁相环的噪声是SERDES随机抖动的重要来源之一,决定着SERDES系统数据传输的误码率。本
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锁相环（Phase Locked Loop,PLL）是利用外部输入的参考信号来控制环路内部震荡信号的频率和相位,从而用以实现输出信号频率对输入信号频率的自动跟踪。目前,锁相环已广泛用于通信系统、频率合成器和相位计中。在高速数据传输技术SERDES（Serializer and Deserializer）中,锁相环的噪声是SERDES随机抖动的重要来源之一,决定着SERDES系统数据传输的误码率。本文针对SERDES的应用设计了一个低噪声电荷泵锁相环（Charge Pump Phase Locked Loop,CPPLL）。论文从鉴频鉴相器、电荷泵的电流匹配、压控振荡器结构等方面分析了锁相环产生噪声的原因,并分别采取了降噪设计。对鉴频鉴相器采取了增加复位信号通路上的延迟来减小鉴相死区,用以减小压控振荡器的电压纹波。在电荷泵的设计中,采用共源共栅结构和运放来减小沟道长度调制效应带来的影响,提高了电荷泵的电流匹配;在电流镜像管和开关管中加入MOS电容防止沟道电荷注入和时钟馈通效应。压控振荡器的设计采用三级差分电路;延迟单元采用负阻结构,此结构可以优化压控振荡器电路的噪声性能。在低通滤波器（Low Pass Filter,LPF）的设计中,本文采用MOS管工作于强反型区下的MOS电容作为环路滤波器电容,这样可以减小版图面积,节约芯片成本。论文基于SMIC 40nm CMOS工艺对所设计的锁相环电路进行了仿真验证。仿真结果表明电荷泵电流失配在直流情况下达到0.3%@0.4-1.3V;压控振荡器的输出频率范围为300MHz-4GHz,在输出频率1MHz时相位噪声为-93.4d B@1MHz。在采用1.1V核心数字电路和1.8V I/O模拟电源、输出频率范围为2.4GHz-4GHz时,锁定时间为1μs,绝对抖动为1ps,典型值时的功耗为30m W,面积为300μm×300μm。
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