数字信号处理器(DSP)常常需要处理不同精度的运算。低位宽的数字信号处理器进行高精度运算时,由于需要运算的拆分,速度较慢。而在高位宽的数字信号处理器中,虽然速度快,但是用在处理低精度运算时,其效能比较低。本文提出了一种可配置的多核DSP设计方法,根据计算精度的不同,能够被配置成4个核独立运算、每2个核一起或者4个核一起拼接进行运算,在不同精度下都能保证较高的性能。课题首先改进并完成一个16位DSP、1个128位的向量ALU和1个64位的向量MAC的设计。改进数字信号处理器的数据通路设计,使用向量ALU和MAC代替传统的32位标量加法器和16位标量乘法器。在行为级、RTL级和门级电路上采用了多种低功耗技术,有效地降低了多核DSP的功耗。课题搭建了一个性能仿真环境与功耗分析平台,完成处理器的后端设计流程。8个8×8的矩阵乘法程序验证了多核架构的性能。基于Nanosim的功耗分析表明多核数字信号处理器可以低功耗的工作。