论文部分内容阅读
这是一种550 MHz的新型亚采样锁相环（SSPLL）结构,对其特点进行分析,使用Verilog-A作为辅助,进行行为级模拟电路设计。该锁相环的设计在TSMC 180 nm CMOS工艺下完成,使用Cadence Spectre仿真器对该模型进行了仿真。提出的锁相环具有带内噪声小,面积小等优点。此外,使用Verilog-A大大节约了仿真时间成本。