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基于Verilog的并行前缀Ling型加法器的验证
基于Verilog的并行前缀Ling型加法器的验证
来源 :计算机与数字工程 | 被引量 : 0次 | 上传用户:p2908892
【摘 要】
:
随着DSP处理器运算速度的大幅提高,为进一步提高运算速度,各种不同结构的加法器设计相继提出。其中并行前缀加法器以其简单的标准单元和规则的内部连接的结构特点,非常适合VLSI
【作 者】
:
肖九思
张磊
【机 构】
:
福州大学物理与信息学院,福建三元达通讯股份有限公司
【出 处】
:
计算机与数字工程
【发表日期】
:
2008年5期
【关键词】
:
FPGA验证
并行前缀加法器
VERILOG语言
测试平台
FPGA Verification
parallel - prefix ling adders
【基金项目】
:
福建省重大科技专项(编号:2007HZ0003-1)资助,福州市高新技术产业化贷款贴息项目(编号:2007-D-006)资助.
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随着DSP处理器运算速度的大幅提高,为进一步提高运算速度,各种不同结构的加法器设计相继提出。其中并行前缀加法器以其简单的标准单元和规则的内部连接的结构特点,非常适合VLSI的实现。基于Verilog语言,对快速并行前缀Ling型加法器设计进行RTL级验证,并分析比较不同的验证方法。
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