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摘要：视频传输系统中解码器输出数据到计算机进行数据处理和显示，为了保证解码器输出数据传输带宽和传输质量，文章采用FPGA作为接口电路中的核心芯片，将解码器与计算机并口相连，并进一步给出接口电路硬件实现框图和软件设计思路，经实验证明该设计能够满足视频传输系统的需求，具有一定的应用价值。
关键词：解码器；视频传输；并口；FPGA
中图分类号：TP274 文献标识码：A 文章编号：1000－8136（2011）06－0030－02
视频传输系统的信息采集模块一般根据要求具有很高的数据量。原始视频信号的数字表示存在空间冗余、时间冗余、结构冗余、知识冗余、视觉冗余等，需要较高的容量，为了便于存储和传输，实现对视频序列的高效压缩，必须规定低复杂度的编码算法。压缩后的信息经传输解码后送往计算机，要求解码器接口具备一定的信息传输带宽和质量，综合考虑选取并口及外设电路形成计算机主机与解码器的连接。
1视频图像传输系统
本文中图像编码算法采用ISO MPEG－2标准。MPEG－2视频支持以下功能：能表示不同的取样格式（即4∶2∶0，4∶2∶2，4∶4∶4）；隔行和逐行扫描格式视频信号均可被编码；能在一个大屏幕内用可移动的全景扫描来选择显示；可使用在很大范围内变化的各种质量的图像；支持数据传输率可变和固定的通道等。视频图像传输系统框图如图1所示。用摄像头获取原始图像，首先经过编码器压缩处理，通过以太网接口输出。由于通信调制系统采用数字调制，故需将以太网信号转换成数字信号。接收端首先经过接收模块的处理，然后将该数字信号转换成适合以太网传输的信息，再通过图像解码器得到原始图像，借助接口电路送给计算机系统处理使用。
图1视频图像传输系统框图
2并行通信接口
图像解码器将接受的图像数据信息通过并口传输给计算机进行显示以及图像处理。并行通信是将一个字节或一个字的各位同时进行传输的一种通信方式，它采用多根数据线并行传送信息，不要求有固定的格式，通信速度快、传输的信息率高，适合与近距离、高速信息传送。
IEEE1284并行通信接口标准支持以下几种并行通信模式：兼容模式（Compatibility Mode，又称SPP（Standard Parallel Mode）模式）、半字节模式（Nibble Mode）、字节模式（Byte Mode）、EPP模式（Enhanced Parallel Port Mode）以及ECP模式（Extended Capabilities Port Mode）。EPP模式是一种高速、双向的并行通信协议，数据传输率可以达到2 Mbps，它向下兼容SPP模式、半字节模式以及字节模式。在EPP模式下有4种操作，即地址写、地址读、数据写和数据读。数据周期一般用于主机和外设间的数据传送，地址周期一般用于传送地址、通道、命令和控制等信息。数据或地址的读写操作都是由主机发起的。通过软件协商进入EPP模式后，所有的握手过程都由硬件完成。
本课题采用EPP模式。EPP占用8个端口地址，前3个断口地址与SPP方式的数据、状态、控制端口兼容，BASE＋3和BASE＋4为EPP的8位地址和数据端口。BASE＋5～BASE＋7端口用来支持16位或32位传输。BASE为基地址，它是数据寄存器在PC I/O空间上分配的地址，一般选0x378 h。在EPP模式下，用一个IN或OUT指令来向I/O控制器传输一个字节的数据，然后I/O控制器将会处理握手信号并产生选通信号。EPP协议有两个标准，即EPP1.7和EPP1.9。这两个标准的主要差别在于读写周期的起始点不同。当主机发起读写操作后，EPP1.9操作必须等待nWait信号有效后才真正开始，但要求nWait信号无效以后才能结束本次操作。并口地址可在主机CMOS中设置，本文采用EPP1.9标准，基地址为0x378 h。
3接口电路及硬件设计
图2为并口与外设接口电路框图。并口控制线包括nWrite、nDstrb、nAstrb、nInit，其中FPGA是该电路的核心器件，它调试方便，从而提高了系统的可靠性、灵活性。由于FPGA I/O支持LVTTL电平，而系统电路采用5 V供电，所以采用74LVC4245/SO电平转换芯片完成3.3 V与5 V之间的转换。
并行通信是把一个字符的各位数用几条线同时传输，传输速度快、效率高，但它比串行通信所用的传输线多。因此，并行通信用在传输距离较短、数据传输速率较高的场合。
图2并口与外设接口电路框图
4软件设计
为了在EPP模式下写入1个数据字节，需要将数据写入EPP数据寄存器。下面以EPP1.9写操作为例，说明其工作原理及过程。对EPP数据寄存器的写操作将导致接口开启1个完整的数据写周期。
基于字节的数据写周期是这样的：在T1时刻应用程序向EPP口写一个字节的数据，启动EPP I/O字节写周期，T2时刻主机将nWrite置低，并将数据AD［8..1］送上。当nWait为低时T3时刻选通dStrope，数据传输开始，EPP口进入等待外设确认状态。
外设接收到数据在T4时刻置nWait为高电平，主机检测到nWait为高后在T5时刻置dStrope为高，接着在T6时刻置nWrite为高，随即结束I/O周期。在T7时刻重设nWait为低，表明可以进行下一个周期的操作。以上各状态的跳转自动在时钟上升沿完成。
对EPP编程非常简单，只需读写相应的端口即可，可采用各种编程语言实现。本课题中，FPGA的设计语言选用Verilog硬件描述语言，该语言是一种非常容易掌握的硬件描述语言，适合于系统级、算法级、寄存器传输级、逻辑级、门级和电路开关级的设计。
5结束语
本文详细介绍了视频传输系统中解码器与计算机主机接口电路的设计思路。从并行通信接口的描述、接口电路的硬件设计、软件设计角度分别阐述了接口设计的基本思路。该接口电路的设计确保视频信息送往计算机的带宽和最低质量要求，实验证明该接口电路满足通信系统视频要求，具有一定的应用价值。
参考文献
1 陆海峰.实现FPGA与PC串行通信［J］.电子设计应用－IC设计，2004（10）：75～77
2 梁婕、高德远、张盛兵、段然.EPP并行通信接口同步设计［J］.计算机应用研究，2005（6）：196～198
In Video Image Transmission System Interface Circuit’s Design
Zhang Hongming，Ma Dongdong
Abstract: In the video frequency transmission system carry on the data processing and the demonstration the decoder output data to the computer, to guarantee that the decoder outputs counts according to the transport tape affable transmission quality, the article uses FPGA to take in interface circuit’s core chip, the decoder and the computer and mouth connected, and further gives the interface circuit hardware to realize the diagram and the software design mentality, after the experiment proved that this design can satisfy the video frequency transmission is the series demand, has certain application value.
Key words: decoder; video frequency transmission; parallel port; FPGA
关键词：解码器；视频传输；并口；FPGA
中图分类号：TP274 文献标识码：A 文章编号：1000－8136（2011）06－0030－02
视频传输系统的信息采集模块一般根据要求具有很高的数据量。原始视频信号的数字表示存在空间冗余、时间冗余、结构冗余、知识冗余、视觉冗余等，需要较高的容量，为了便于存储和传输，实现对视频序列的高效压缩，必须规定低复杂度的编码算法。压缩后的信息经传输解码后送往计算机，要求解码器接口具备一定的信息传输带宽和质量，综合考虑选取并口及外设电路形成计算机主机与解码器的连接。
1视频图像传输系统
本文中图像编码算法采用ISO MPEG－2标准。MPEG－2视频支持以下功能：能表示不同的取样格式（即4∶2∶0，4∶2∶2，4∶4∶4）；隔行和逐行扫描格式视频信号均可被编码；能在一个大屏幕内用可移动的全景扫描来选择显示；可使用在很大范围内变化的各种质量的图像；支持数据传输率可变和固定的通道等。视频图像传输系统框图如图1所示。用摄像头获取原始图像，首先经过编码器压缩处理，通过以太网接口输出。由于通信调制系统采用数字调制，故需将以太网信号转换成数字信号。接收端首先经过接收模块的处理，然后将该数字信号转换成适合以太网传输的信息，再通过图像解码器得到原始图像，借助接口电路送给计算机系统处理使用。
图1视频图像传输系统框图
2并行通信接口
图像解码器将接受的图像数据信息通过并口传输给计算机进行显示以及图像处理。并行通信是将一个字节或一个字的各位同时进行传输的一种通信方式，它采用多根数据线并行传送信息，不要求有固定的格式，通信速度快、传输的信息率高，适合与近距离、高速信息传送。
IEEE1284并行通信接口标准支持以下几种并行通信模式：兼容模式（Compatibility Mode，又称SPP（Standard Parallel Mode）模式）、半字节模式（Nibble Mode）、字节模式（Byte Mode）、EPP模式（Enhanced Parallel Port Mode）以及ECP模式（Extended Capabilities Port Mode）。EPP模式是一种高速、双向的并行通信协议，数据传输率可以达到2 Mbps，它向下兼容SPP模式、半字节模式以及字节模式。在EPP模式下有4种操作，即地址写、地址读、数据写和数据读。数据周期一般用于主机和外设间的数据传送，地址周期一般用于传送地址、通道、命令和控制等信息。数据或地址的读写操作都是由主机发起的。通过软件协商进入EPP模式后，所有的握手过程都由硬件完成。
本课题采用EPP模式。EPP占用8个端口地址，前3个断口地址与SPP方式的数据、状态、控制端口兼容，BASE＋3和BASE＋4为EPP的8位地址和数据端口。BASE＋5～BASE＋7端口用来支持16位或32位传输。BASE为基地址，它是数据寄存器在PC I/O空间上分配的地址，一般选0x378 h。在EPP模式下，用一个IN或OUT指令来向I/O控制器传输一个字节的数据，然后I/O控制器将会处理握手信号并产生选通信号。EPP协议有两个标准，即EPP1.7和EPP1.9。这两个标准的主要差别在于读写周期的起始点不同。当主机发起读写操作后，EPP1.9操作必须等待nWait信号有效后才真正开始，但要求nWait信号无效以后才能结束本次操作。并口地址可在主机CMOS中设置，本文采用EPP1.9标准，基地址为0x378 h。
3接口电路及硬件设计
图2为并口与外设接口电路框图。并口控制线包括nWrite、nDstrb、nAstrb、nInit，其中FPGA是该电路的核心器件，它调试方便，从而提高了系统的可靠性、灵活性。由于FPGA I/O支持LVTTL电平，而系统电路采用5 V供电，所以采用74LVC4245/SO电平转换芯片完成3.3 V与5 V之间的转换。
并行通信是把一个字符的各位数用几条线同时传输，传输速度快、效率高，但它比串行通信所用的传输线多。因此，并行通信用在传输距离较短、数据传输速率较高的场合。
图2并口与外设接口电路框图
4软件设计
为了在EPP模式下写入1个数据字节，需要将数据写入EPP数据寄存器。下面以EPP1.9写操作为例，说明其工作原理及过程。对EPP数据寄存器的写操作将导致接口开启1个完整的数据写周期。
基于字节的数据写周期是这样的：在T1时刻应用程序向EPP口写一个字节的数据，启动EPP I/O字节写周期，T2时刻主机将nWrite置低，并将数据AD［8..1］送上。当nWait为低时T3时刻选通dStrope，数据传输开始，EPP口进入等待外设确认状态。
外设接收到数据在T4时刻置nWait为高电平，主机检测到nWait为高后在T5时刻置dStrope为高，接着在T6时刻置nWrite为高，随即结束I/O周期。在T7时刻重设nWait为低，表明可以进行下一个周期的操作。以上各状态的跳转自动在时钟上升沿完成。
对EPP编程非常简单，只需读写相应的端口即可，可采用各种编程语言实现。本课题中，FPGA的设计语言选用Verilog硬件描述语言，该语言是一种非常容易掌握的硬件描述语言，适合于系统级、算法级、寄存器传输级、逻辑级、门级和电路开关级的设计。
5结束语
本文详细介绍了视频传输系统中解码器与计算机主机接口电路的设计思路。从并行通信接口的描述、接口电路的硬件设计、软件设计角度分别阐述了接口设计的基本思路。该接口电路的设计确保视频信息送往计算机的带宽和最低质量要求，实验证明该接口电路满足通信系统视频要求，具有一定的应用价值。
参考文献
1 陆海峰.实现FPGA与PC串行通信［J］.电子设计应用－IC设计，2004（10）：75～77
2 梁婕、高德远、张盛兵、段然.EPP并行通信接口同步设计［J］.计算机应用研究，2005（6）：196～198
In Video Image Transmission System Interface Circuit’s Design
Zhang Hongming，Ma Dongdong
Abstract: In the video frequency transmission system carry on the data processing and the demonstration the decoder output data to the computer, to guarantee that the decoder outputs counts according to the transport tape affable transmission quality, the article uses FPGA to take in interface circuit’s core chip, the decoder and the computer and mouth connected, and further gives the interface circuit hardware to realize the diagram and the software design mentality, after the experiment proved that this design can satisfy the video frequency transmission is the series demand, has certain application value.
Key words: decoder; video frequency transmission; parallel port; FPGA