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针对改善算术VLSI系统的性能，提出了一种基于四值逻辑的加法器设计．采用源极耦合动态多值电流模电路，利用条件和算法，设计实现了基于四值逻辑的8-bit加法器．利用HSPICE软件，在0．18μmCMOS工艺下，电源电压为1．8V，时钟频率为100MHz的条件下，进行了仿真．仿真结果表明，所设计的加法器平均功耗为2．8mw，高位和的平均延迟为0．689ns，高位进位的平均延时是0．452ns，所用晶体管数是636．