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数字系统设计中，时序电路模块的状态分配过程是一个必须重视的环节．针对“数字系统设计和实践”课程中常见的竞争冒险问题，以四位数字频率计为例，采用VHDL语言，利用QuartusⅡ平台，设计了控制器CONSIGNAL、4个十进制计数模块CNT10）、4个锁存模块LOCK和4个显示译码模块DECODER等功能模块，对基于二进制状态编码的控制器和基于无竞争状态编码的控制器进行仿真比较，提出一类基于无竞争编码有限状态机（FSM）的设计方案，以避免竞争冒险现象．仿真结果表明该方案的正确性和有效性．