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除运算采用泰勒级数展开,用5级流水线结构,查找表大小缩小为2.5kB,并获得固定延迟.FPGA综合结果表明,与其他设计电路相比,面积减小了33%.
固定延迟的流水线双精度浮点除法电路
【摘 要】
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除运算采用泰勒级数展开,用5级流水线结构,查找表大小缩小为2.5kB,并获得固定延迟.FPGA综合结果表明,与其他设计电路相比,面积减小了33%.
【机 构】
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中国科学技术大学电子科学与技术系,铜陵学院电气工程系
【出 处】
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微电子学与计算机
【发表日期】
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2008年5期
【基金项目】
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安徽省自然科学研究项目（KJ2007B3442C）
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