【摘 要】
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针对现代高性能嵌入式系统高速串行RapidIO(SRIO)信号接入的应用需求,提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器
【基金项目】
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国家自然科学基金(61179029)资助
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针对现代高性能嵌入式系统高速串行RapidIO(SRIO)信号接入的应用需求,提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件,利用硬件设计实现SRIO接口电路。该方案采用合理的硬件结构,能够提高信息采集和输出的时效性。此外,AXI总线能够使SRIO端点控制器IP核更方便地集成到SoC芯片中,可以在片内提供更高的数据传输带宽。利用SRIO协议实现的FPGA内置多DSP IP核,读写操作速率能稳定地达到每通道3.125 Gb/s,表明所提出的IP具有高性能。
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