【摘 要】
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文章描述了一个基准频率为32 768 Hz的锁相环频率合成器的设计.该频率合成器有1250、1 500、2 000、2 500、3 000等5个倍频选择.电路设计基于1st Silicon 2.5 V 0.25 μm CMO
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文章描述了一个基准频率为32 768 Hz的锁相环频率合成器的设计.该频率合成器有1250、1 500、2 000、2 500、3 000等5个倍频选择.电路设计基于1st Silicon 2.5 V 0.25 μm CMOS工艺.Cadence Artist Analog仿真显示,该电路可以实现快速锁定,且具有较小的相位抖动.文章研究和总结了频率合成器系统参数的设计理论,对其各个子电路进行了结构优化,并且按MPW流片要求,进行了版图的布局设计.
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