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加法器是算术运算的基本单元,可以有多种实现结构,采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法,对各自性能加以分析比较,在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE 5 .2 i软件环境下,采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证,在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。