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随着片上系统（SoC）技术的发展，芯片内各个模块交流频繁。异步系统因功耗低、速度提升潜力大和抗干扰能力强而备受青睐，但是异步电路设计复杂，数据的跨时钟域传输是亟需解决的问题。国际上目前最流行的方式是FIFO，但随着SoC复杂度的提升，一个系统上集成上百个模块，利用FIFO将会占用大量的资源，产生很大的功耗。通过分析异步传输的特点，提出一种使用指示信号来实现跨时钟域数据传输的方法，该方法与FIFO相比，在性能不减的情况下大大降低了功耗及其复杂度。利用Verilog对两个模块（CPU和FPGA）的跨时钟域数据