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介绍以CPLD为虚拟频率计核,运用MAX+PLUSⅡ开发平台,在WINDOWS95/98下面DELPHI5.0实现人机交互界面,用PC机中CPU完成对外周期信号实现10~（-5）精度的智能化频率测量的VHDL设计思想和实现方案。
μC和CPLD实现的频率ATS及VHDL设计
【摘 要】
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介绍以CPLD为虚拟频率计核,运用MAX+PLUSⅡ开发平台,在WINDOWS95/98下面DELPHI5.0实现人机交互界面,用PC机中CPU完成对外周期信号实现10~（-5）精度的智能化频率测量的VHDL设计思想和实现方案。
【机 构】
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湘潭师范学院物理与信息工程系
【出 处】
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仪表技术
【发表日期】
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2002年02期
【基金项目】
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湖南省教育厅资助科研项目（00C244）
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