【摘 要】
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提出了一个用于高性能嵌入式DSP(Digital Signal Processor)的L1数据高速缓存(Level1D-cache)设计.它采用组关联(set-associative)结构,并且具有双端口、多路可变等特点.在设
【机 构】
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清华大学微电子学研究所清华信息科学与技术国家实验室
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提出了一个用于高性能嵌入式DSP(Digital Signal Processor)的L1数据高速缓存(Level1D-cache)设计.它采用组关联(set-associative)结构,并且具有双端口、多路可变等特点.在设计中,实现了一系列优化技术,以满足高性能嵌入式DSP访问数据的需要,并提高访问的能量效率.为了验证复杂的L1数据高速缓存控制器,提出了一个系统级的仿真模型,并且介绍了相应的验证策略.实验结果表明,该L1数据高速缓存的缺失率和缺失代价比没有采用优化技术的设计分别降低了约5%和20%;验
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