【摘 要】
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提出了一种应用于JPEG2000标准的4级流水线MQ编码器设计方案.采用状态超前更新,前导0位超前检测和字节输出缓冲策略,解决了在上下文（CX）状态表更新、归一化及字节输出过程中的
【机 构】
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东南大学国家专用集成电路系统工程技术研究中心
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提出了一种应用于JPEG2000标准的4级流水线MQ编码器设计方案.采用状态超前更新,前导0位超前检测和字节输出缓冲策略,解决了在上下文（CX）状态表更新、归一化及字节输出过程中的反馈和循环等问题,提高了编码效率.同时,对关键路径处算法进行优化,提高了系统工作的时钟频率.该设计使用VHDL语言在RTL级描述,并在FPGA上对其进行了仿真验证.实验表明,在Altera的StratixII EP2S601020C4上,编码器的工作效率可以达到1CxD/cycle,最高工作时钟频率可达99.66 MHz.
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