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为了满足现代高速电子仪器对高精度、高带宽时钟电路的需求，本文提出了一种通过DDS＋PLL＋分频器技术实现时钟发生器的设计方法。对方案进行了详细的论述，并对相位噪声的指标分配进行了论证，最后给出了输出频率范围为5MHz～1．6GHz的时钟电路的设计方案，并通过实验，证明了上述分析的正确性。
一种宽带高精度可变时钟发生电路设计
【摘 要】
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为了满足现代高速电子仪器对高精度、高带宽时钟电路的需求，本文提出了一种通过DDS＋PLL＋分频器技术实现时钟发生器的设计方法。对方案进行了详细的论述，并对相位噪声的指标分配进
【机 构】
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电子科技大学光电信息学院
【出 处】
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自动化信息
【发表日期】
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2011年10期
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