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介绍了用FPGA如何实现由E1生成H—MVIP（High Density Multi—Vendor Integration Protocol）总线数据的过程．整个设计包括2．048MHz同步时钟的提取、HDB3解码、前置缓存和总线生成几部分，设计中利用VHDL高级硬件描述语言编程．以专门的EDA软件为开发环境经过仿真、综合、布局布线几个过程的反复，最后用Xilinx公司FPGA实现硬件功能．