论文部分内容阅读
在锁相环设计中，前置双模分频器（DMP）是一个速度瓶颈。文中提出一种新的分析方法，将限制MP速度的因素分为两个方面，奇存器级限制LL）和电路级限制CLL，指出影响DMP速度的原因在CLL，提出了时钟延迟技术（CDT）并采用高速触发器，解决CLL问题，通过版图提取后仿真显示，用这种触发器构成的0．8μm n阱CMOSDMP在5V下工作频率达到2．4GHz.