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本文在分析和比较现有小数分频方法的基础上，提出了一种改进型的累加器小数分频法，以实现更高精度的小数分频。最后利用VHDL语言在ACTIVE—HDL仿真软件下进行了仿真，仿真结果显示：clk_out与clkl023频率基本一致；每个clk_out时钟周期有48或49个clk_in时钟，达到了分频的目的。