一种乘积码译码器设计方案的研究

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【摘要】

：

介绍了一种乘积码迭代译码器的硬件设计方案.基于软判决译码规则,使用VHDL硬件描述语言,提出了基于Modelsim6.0a仿真平台的两维乘积码的EDA实现方法,给出了仿真波形,迭代次数

【作者】

：

郭丽蒋卓勤

【机构】

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西安通信学院基础部

【出处】

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电子科技

【发表日期】

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2007年10期

【关键词】

：

乘积码软判决译码外信息迭代译码 VHDL FPGA EDA

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介绍了一种乘积码迭代译码器的硬件设计方案.基于软判决译码规则,使用VHDL硬件描述语言,提出了基于Modelsim6.0a仿真平台的两维乘积码的EDA实现方法,给出了仿真波形,迭代次数为四次时最大译码速率可达到50Mbit/s,并通过了在Xilinx公司的FPGA芯片XC2S200上的综合验证实验.该译码器的功能仿真和硬件实现都证明了这种方案的可行性和正确性.

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