【摘 要】
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设计了一种基于维纳延迟环的时间数字转换器(TDC)。该TDC基于TSMC 0.18μm CMOS工艺进行设计,实现了高分辨率和高线性度。采用一种新型环形传播延迟结构来代替时钟信号,相比
【基金项目】
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国家自然科学基金资助项目(61404019)
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设计了一种基于维纳延迟环的时间数字转换器(TDC)。该TDC基于TSMC 0.18μm CMOS工艺进行设计,实现了高分辨率和高线性度。采用一种新型环形传播延迟结构来代替时钟信号,相比传统结构,减少了1组粗-精2级插值器的使用。粗计数器由该新型环形传播延迟结构和6位计数器构成,实现了输入的START信号与周期信号同步,测量动态范围达到208ns。粗-精2级插值器中,第1级由粗插值器和同步器构成,第2级是一个基于单阶维纳环的精插值器。利用维纳环的循环滑动测量技术,有效提高了TDC的转换线性度。仿真结果表明,该TDC的分辨精度可达10ps,微分非线性低于20ps,积分非线性低于30ps。
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