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在CAN总线中，位定时和同步机制保证了CAN网络的正常通讯，是CAN控制器设计的难点和重点之一。鉴于此，在深人研究CAN总线位定时和同步机制工作原理的基础上，提出了一种位定时和同步机制的设计方法，并给出了相应的结构框图，对各模块进行详细介绍。该设计用verilog HDL代码实现，在Quartus II 7．0环境中进行功能仿真。经分析，完全符合CAN2．0的协议规范，实现了位定时和同步的功能，从而验证了设计的正确性。