非规则LDPC码编码器的FPGA实现

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【摘要】

：

文中硬件实现了一种非规则的低密度奇偶校验码在一定的约束条件下,利用具有一定结构的校验矩阵来降低编码复杂度的LDPC码,并给出了编码器设计实现原理、结构和基本组成.在Qua

【作者】

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徐伟于湃

【机构】

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哈尔滨工程大学信息与通信工程学院

【出处】

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电子科技

【发表日期】

：

2014年5期

【关键词】

：

π-旋转LDPC码非规则 π-rotation of LDPC codes irregular FPGA Verilog

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文中硬件实现了一种非规则的低密度奇偶校验码在一定的约束条件下,利用具有一定结构的校验矩阵来降低编码复杂度的LDPC码,并给出了编码器设计实现原理、结构和基本组成.在Quartus 9.0软件平台上采用基于FPGA的Verilog硬件描述语言,在Ahera的Cyclone系列型号为EP1C6Q240C8N的芯片硬件平台实现了整个编码过程中所有模块的功能,并通过Matlab验证了编码结果的正确性.同时,该编码方案还可灵活应用于不同码长的系统中.

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