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随着电网系统的持续发展，电力自动化系统逐渐的对配电侧电压等级的综保测控装置提出了AD数据的高精度、动作可靠要求。本设计方案在CPU（83l3）和ADSl30E08之间设计了一个利用可编程逻辑器件FPGA自带的核心模块实现的一个模块和FIFO缓冲区，接收后的数据存入FIFO缓冲区，这样的目的是解决主频300MHz以上高速CPU与低速外设的矛盾。