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介绍了数字集成电路可测试性设计与测试覆盖率的概念，针对一款电力网通信芯片完成了可测试性设计，从测试的覆盖率、功耗等方面提出了优化改进方案，切实提高了芯片的测试覆盖率，缩减了测试时间和成本，降低了测试功耗，同时保证了芯片测试的可靠性，最终使芯片顺利通过量产测试。
SOC芯片的可测试性设计与功耗优化
【摘 要】
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介绍了数字集成电路可测试性设计与测试覆盖率的概念，针对一款电力网通信芯片完成了可测试性设计，从测试的覆盖率、功耗等方面提出了优化改进方案，切实提高了芯片的测试覆盖率，缩
【机 构】
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北京工业大学嵌入式系统重点实验室
【出 处】
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电子科技
【发表日期】
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2012年8期
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