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本文介绍了基于FPGA的IEEE1588频率合成模块的优化过程,通过重新构造关键路径的逻辑结构处理流程,将核心工作时钟频率从200Mhz提升到400Mhz使得输出10Mhz的精度从5ns提升到了2.5ns,基本满足高精度需求的使用场景。
基于FPGA的IEEE1588频率合成模块的优化设计
【摘 要】
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本文介绍了基于FPGA的IEEE1588频率合成模块的优化过程,通过重新构造关键路径的逻辑结构处理流程,将核心工作时钟频率从200Mhz提升到400Mhz使得输出10Mhz的精度从5ns提升到了
【机 构】
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萍乡学院,北京卫星环境工程研究所信息中心
【出 处】
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萍乡高等专科学校学报
【发表日期】
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2013年03期
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