【摘 要】
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采用SMIC 0.18μm CMOS工艺,设计了一种应用于高速ADC的采样保持电路。运用大信号建模分析方法,针对采样保持电路中的缓冲器,引入一个PMOS管构成类Cascode结构,以消除二级效
【机 构】
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桂林电子科技大学广西精密导航技术与应用重点实验室;
【基金项目】
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国家自然科学基金资助项目(61161003,61264001,61166004);广西精密导航技术与应用重点实验室主任基金资助项目(DH201501)
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采用SMIC 0.18μm CMOS工艺,设计了一种应用于高速ADC的采样保持电路。运用大信号建模分析方法,针对采样保持电路中的缓冲器,引入一个PMOS管构成类Cascode结构,以消除二级效应对线性度的影响。同时,增加了一条低阈值NMOS管构成的电流通路来减小整个电路的寄生电容,进而提高缓冲器的线性度。仿真结果表明,该采样保持电路在1GHz采样频率以内均可达到9位以上的有效位数。当采样频率为500 MHz时,该电路的SFDR为79.76dB,ENOB为12.02bit,THD为-85.33dB,功耗约为26.8mW。
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