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无线传感器网络中大部分节点采用电池供电,面积、功耗成为重要的参数.在兼顾速度,功耗情况下设计了一种低成本的AES协处理器.加解密过程中采用复用和共享技术,获得了一个低成本的AES结构,在整个结构中只利用了4个S盒,并采用DSE结构实现S盒,降低了电路功耗.基于Virtex Ⅱ Pro FPGA芯片（90nm工艺技术）实现该结构,消耗面积仅约34k门;在130MHz工作频率下,128位加密的数据吞吐率达到0.67Gb/s.与同类设计相比,该处理器在可接受的吞吐率、功耗下取得了低成本优势,可应用在无线传感网络