【摘 要】
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设计一种新型准并行LDPC分层译码器，实现对0．5码率，4608码长（3，6）规则准循环LDPC的实时译码．并在Altera公司的StratixⅡ系列EP2S60器件上完成了布局布线．最高工作频94．47MHz，当最大迭代
【机 构】
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同济大学通信软件及专用集成电路设计中心
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设计一种新型准并行LDPC分层译码器，实现对0．5码率，4608码长（3，6）规则准循环LDPC的实时译码．并在Altera公司的StratixⅡ系列EP2S60器件上完成了布局布线．最高工作频94．47MHz，当最大迭代次数为25次时译码吞吐量可达58．70Mbps．与传统的TPMP译码方案相比，可减少近一半的平均译码迭代次数，而且可以显著降低RAM块的使用数量．整个设计具有很强的扩展性和通用性，只需作事先存储校验矩阵式样及行重信息，即可支持任意码率、规则及非规则码的准循环LDPC译码．
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