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针对H．264视频压缩编码算法中帧内预测和模式判断模块，分析并提出了一种高并行度的FPGA实现方法，完成了硬件结构的设计和验证。用VHDL实现本设计，综合后电路最大延迟为8．34ns。仿真及综合结果表明，该设计能够完全满足高清数字视频的实时处理要求。
H．264帧内预测和模式判断的并行硬件结构设计
【摘 要】
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针对H．264视频压缩编码算法中帧内预测和模式判断模块，分析并提出了一种高并行度的FPGA实现方法，完成了硬件结构的设计和验证。用VHDL实现本设计，综合后电路最大延迟为8．34ns。仿
【机 构】
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中国科学院光电技术研究所,中国科学院研究生院
【出 处】
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电视技术
【发表日期】
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2009年1期
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