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循环冗余校验（CRC）码是数据通信中广泛应用的一种差错检测码。在介绍CRC原理的基础上，以常见的CRC-16为例，用Verilog HDL硬件描述语言设计该算法。利用Altera公司的EDA开发工具软Quartus II6．0，给出仿真波形图以及可以共享的模块，该模块既是CRc码生成器，又是待校验数据的校验器。仿真结果表明，这是一种实现CRC算法的有效方法，其工作频率可达到420．17MHz。