【摘 要】
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为方便设计人员验证电子电路的可靠性,设计了基于Qt的Verilog故障注入工具。该工具通过语法语义分析器解析Verilog源文件,获得代码中全部故障注入点;采用故障注入管理器获取
【机 构】
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大连理工大学软件学院,辽宁省泛在网络与服务软件重点实验室,梧州学院电子与信息工程学院
【基金项目】
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国家自然科学基金项目(61472100),中央高校基本科研业务费资助项目(DUT17JC26),广西高校科学技术研究项目(KY2015ZD123).
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为方便设计人员验证电子电路的可靠性,设计了基于Qt的Verilog故障注入工具。该工具通过语法语义分析器解析Verilog源文件,获得代码中全部故障注入点;采用故障注入管理器获取用户故障注入参数并传递给底层函数,实现对Verilog工程的故障注入。实验结果表明,该故障注入工具能够根据用户指令对Verilog工程进行故障注入,对电路的容错机制进行可靠分析和评价,对电子电路的容错方案设计有很大帮助。
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