【摘 要】
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集成电路已经步入基于IP核设计的SoC（System On Chip）时代,使得IP核的复用成为一个关键问题。针对SoC测试封装扫描链设计中的NP Hard问题,提出了一种采用多目标差分进化的测试
【机 构】
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桂林电子科技大学电子工程与自动化学院,西安电子科技大学机电工程学院
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集成电路已经步入基于IP核设计的SoC（System On Chip）时代,使得IP核的复用成为一个关键问题。针对SoC测试封装扫描链设计中的NP Hard问题,提出了一种采用多目标差分进化的测试封装扫描链设计算法,使得封装扫描链均衡化以及使用TSV（Through Silicon Vias）资源最少,通过群体的变异、交叉以及选择操作实现测试封装扫描链的设计。最后,根据国际标准ITC’02 benchmark进行了验证试验。结果表明,与同类算法相比,算法获得了能够获得更短的封装扫描链和更少的TSV资源。
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