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采用FPGA（field programmable gate array）设计基于原模图低密度奇偶校验（low density parity check,LDPC）码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成。在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP（Turbo decoding message passing）分层译码算法,采用的归一化最小和算法使得P-JSCD（photograph