【摘 要】
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针对无线传感器网络中对资源消耗及成本敏感的应用场景,研究并提出了一种基于FPGA的低资源极化码连续删除(Successive Cancellation,SC)译码架构。该译码架构采用同级计算单
【机 构】
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华北计算机系统工程研究所,中电智能科技有限公司
【基金项目】
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国防基础科研计划资助项目(JCKY2018211C001)
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针对无线传感器网络中对资源消耗及成本敏感的应用场景,研究并提出了一种基于FPGA的低资源极化码连续删除(Successive Cancellation,SC)译码架构。该译码架构采用同级计算单元串行运算,不同级计算单元并行运算,不同组译码数据并行处理的方式,通过减少计算单元(Processing Element,PE)个数、复用寄存器存储资源提升硬件资源利用率,复用译码延迟提升吞吐率。通过Xilinx xc7vx330t综合结果分析,该译码架构在码长为N=128时译码最高时钟频率为220.444 MHz,
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