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摘要：在众多电子设备中，如：雷达探测、检测仪器、通信等，锁相环频率合成器作为接收机的核心部件，其的性能直接影响着电子设备的整体性能，尤其是相位噪声，直接关系着频率稳定性，影响着电子设备的精确度。对此，积极改善相位噪声，提高锁相环频率合成器的稳定性，满足人们对电子技术的高质量需求，具有重要意義。文章对相位噪声的改善方式展开探析。
关键词：锁相环;频率合成器;相位噪声;改善方式
1 锁相环频率合成器的简单概述
当前，频率合成器的常见实现方式主要包含三种：直接模拟（DAS）、锁相环频率合成（PLL）以及直接数字频率合成（DDS）。频率合成器主要以高精准的晶体振荡器为基准，利用合成技术，产生一系列拥有一定的频率间隔且高清度的频率源，因此，频率合成器又被分为直接合成器与锁相环合成器[1]。
2 锁相环频率合成器的结构与相位噪声
在三种频率合成方式中，PLL相比于DAS、DDS，杂散抑制更高，频谱更纯净。与DDS相比，PLL的频段更加宽泛;相比于DAS，PLL的结构更加简单。因为种种优势，在我国通信、雷达、仪表等电子设备中，锁相环频率合成器的应用较为广泛。在锁相环合成器中，其主要采用PLL展开频率合成，而单环锁相环最为简单，只需要在压控振荡器、鉴相器两者间连接的锁相环反馈电路之上添加整数分频器，即可形成整数频率合成器。分频系数变动，则压控振荡器将产生的输出信号频率相应不同，因为，该种合成器的频率为所参考信号的整数倍频率，因此，其被叫做整数频率合成器。
不过，PLL也存在一定缺陷，即相位噪声更大。相位噪声的存在，电子设备性能受到影响，如：在通信设备中，相位噪声影响，话路信噪比因此下降，增大了误码率;在雷达设备中，相位噪声的存在，雷达对扫描目标的分辨率下降;若相位噪声进入接收机，将形成较强干扰信号，产生倒混频，增大接收机的噪声系数[2]。基于此，在电子技术不断发展的时代，改善相位噪声，成为锁相环频率合成器不断不断研发的重点。
3 锁相环频率合成器结构相位噪声的完善措施
3.1 双锁相环的混频结构
双锁相环的混频结构主要是由2个锁相环、1个混频器构成，其中，主环与辅环之间的输出频率有如下关系：Fout=FPD1*N1+FPD2*N2，在式子中，FPD1为主环鉴相频率，FPD2为辅环鉴相频率，N1为主环分频比，N2为辅环分频比。
在双锁相环运行中，主锁相环的输出信号主要作为LO信号，与辅锁相环的相环信号开展下变频，而混频器输出低频率IF信号，以此降低主锁相环的N1。FPD1与频率步进等同，如此，只需要改变N1，就可跳频。辅相环所输出频率是定频信号，因此，在选择FPD2时，可随意选择。
计算双锁相环相位噪声，公式如下：
N1=N2=Fout/（FPD1+FPD2）
最小相位噪声为：PNtotel=PNSYNTH+10*log（Fout）+10log[Fout/（FPD1+FPD2）]
而单锁相环合成器的相位噪声为：PNtotel=PNSYNTH+10*log（Fout）+10log（Fout/FPD）
单锁相环鉴定频率FPD与主锁相环鉴定频率相同，将单锁相环相位噪声公式减去双锁相环的相位噪声公式，得出的值为相位噪声的改善值，为：
△PN=10log[（FPD+FPD2）/+FPD]=10log（1+FPD2/FPD）
据此绘出图1，展示了相位噪声完善值与鉴相频率间的比值关系，比值越大，则相位噪声的改善作用越大。不过，该种结构下，也拥有如下缺陷：其一，双锁相环下，辅环的辅助下，主环分频比下降，但是，若频率步进较小，主环相位噪声相应提升。其二，与单锁相环相比，双锁相环的器件较多，甚至是前者的一倍，与电子设备发展方向不符。其三，辅环信号在通过混频器之后，极易为输出信号引入杂散，影响电子设备的正常运行。
3.2 锁相环加分频器结构
锁相环加分频器结构，也是一种完善相位噪声的方式，只需要在锁相环结构后添加分频器即可。输出信号相位噪声的公式如下：
PNtotel=PNSYNTH+10*log（FPD）+20*log（N/X）
Fout=FPD*N/X
根据上述公式可知，若FPD与X之间同比例增加，输出频率并不会变化，而输出的相位噪声却呈现出下降状态。并且，X扩大一倍，则FPD同样扩大一倍，PNtotel降低3dB。
不过，该种结构也拥有不足之处。因为，此种方案的应用，锁相环输出频率间接提升，依照原理可知，将导致锁相环芯片选择、研制难度增大。同时，与双锁相环结构相似，若频率步进较小，输出频率较高，则相位噪声仍然相对较高，为电子设备运行带来影响。
3.3 DDS激励锁相环结构
DDS激励锁相环结构具体如图2所示，作为一种完善相位噪声的方式，其主要利用DDS为锁相环参考频率。在该结构运行在电子设备中时。若锁相环分频比保持不变，仅需要改变DDS输出频率，就能够实现跳频。如此，在较低分频比状态下，频率步进相应较低。并且，锁相环能够直接增大DDS输出频率，还能滤除DDS应用杂散，实现低噪声、宽频率、高杂散抑制的频率合成。当然，该种结构并非完美无缺，若DDS的杂散进入环路低通带，则锁相环无法滤除，进而影响电子设备的健康运行[3]。
4 总结
总而言之，在锁相环合成器应用中，相位噪声难以避免，影响了电子设备的精准性，阻碍了电子设备的效用发挥。而在相位噪声完善中，若采用双锁相环结构，则相位噪声会降低10log（1+FPD2/FPD），且合成器的结构简单，极易实现，不过，器件也增大一倍，较小步进难以实现，混频器也易杂散。利用锁相环结合分频器结构，相位噪声降低10log（X），且合成器结构简单，不易引入杂散，不过，难以实现较小步进。而DDS激励锁相环应用中，DDS输出频率增大一倍，相位噪声相应降低3dB，小步进也容易实现，不过，若杂散进入通带，将难以去除。总之，结构不同，相位噪声改善不同，优缺点相应不同。对此，在频率合成器实际设计中，应严格依照系统要求，选择最佳结构，完善相位噪声，充分发挥合成器的效果。
参考文献：
[1]基于级联偏置锁相环的宽带频率合成技术研究[D]. 电子科技大学.
[2]孙家星， 孙越强， 杜起飞. 锁相环频率合成器最优环路带宽的选取[J]. 固体电子学研究与进展， 2016， 36（6）：457-459.
[3]低噪声锁相环频率合成器的研究与设计[D]. 南京邮电大学， 2018（7）：34-34.
关键词：锁相环;频率合成器;相位噪声;改善方式
1 锁相环频率合成器的简单概述
当前，频率合成器的常见实现方式主要包含三种：直接模拟（DAS）、锁相环频率合成（PLL）以及直接数字频率合成（DDS）。频率合成器主要以高精准的晶体振荡器为基准，利用合成技术，产生一系列拥有一定的频率间隔且高清度的频率源，因此，频率合成器又被分为直接合成器与锁相环合成器[1]。
2 锁相环频率合成器的结构与相位噪声
在三种频率合成方式中，PLL相比于DAS、DDS，杂散抑制更高，频谱更纯净。与DDS相比，PLL的频段更加宽泛;相比于DAS，PLL的结构更加简单。因为种种优势，在我国通信、雷达、仪表等电子设备中，锁相环频率合成器的应用较为广泛。在锁相环合成器中，其主要采用PLL展开频率合成，而单环锁相环最为简单，只需要在压控振荡器、鉴相器两者间连接的锁相环反馈电路之上添加整数分频器，即可形成整数频率合成器。分频系数变动，则压控振荡器将产生的输出信号频率相应不同，因为，该种合成器的频率为所参考信号的整数倍频率，因此，其被叫做整数频率合成器。
不过，PLL也存在一定缺陷，即相位噪声更大。相位噪声的存在，电子设备性能受到影响，如：在通信设备中，相位噪声影响，话路信噪比因此下降，增大了误码率;在雷达设备中，相位噪声的存在，雷达对扫描目标的分辨率下降;若相位噪声进入接收机，将形成较强干扰信号，产生倒混频，增大接收机的噪声系数[2]。基于此，在电子技术不断发展的时代，改善相位噪声，成为锁相环频率合成器不断不断研发的重点。
3 锁相环频率合成器结构相位噪声的完善措施
3.1 双锁相环的混频结构
双锁相环的混频结构主要是由2个锁相环、1个混频器构成，其中，主环与辅环之间的输出频率有如下关系：Fout=FPD1*N1+FPD2*N2，在式子中，FPD1为主环鉴相频率，FPD2为辅环鉴相频率，N1为主环分频比，N2为辅环分频比。
在双锁相环运行中，主锁相环的输出信号主要作为LO信号，与辅锁相环的相环信号开展下变频，而混频器输出低频率IF信号，以此降低主锁相环的N1。FPD1与频率步进等同，如此，只需要改变N1，就可跳频。辅相环所输出频率是定频信号，因此，在选择FPD2时，可随意选择。
计算双锁相环相位噪声，公式如下：
N1=N2=Fout/（FPD1+FPD2）
最小相位噪声为：PNtotel=PNSYNTH+10*log（Fout）+10log[Fout/（FPD1+FPD2）]
而单锁相环合成器的相位噪声为：PNtotel=PNSYNTH+10*log（Fout）+10log（Fout/FPD）
单锁相环鉴定频率FPD与主锁相环鉴定频率相同，将单锁相环相位噪声公式减去双锁相环的相位噪声公式，得出的值为相位噪声的改善值，为：
△PN=10log[（FPD+FPD2）/+FPD]=10log（1+FPD2/FPD）
据此绘出图1，展示了相位噪声完善值与鉴相频率间的比值关系，比值越大，则相位噪声的改善作用越大。不过，该种结构下，也拥有如下缺陷：其一，双锁相环下，辅环的辅助下，主环分频比下降，但是，若频率步进较小，主环相位噪声相应提升。其二，与单锁相环相比，双锁相环的器件较多，甚至是前者的一倍，与电子设备发展方向不符。其三，辅环信号在通过混频器之后，极易为输出信号引入杂散，影响电子设备的正常运行。
3.2 锁相环加分频器结构
锁相环加分频器结构，也是一种完善相位噪声的方式，只需要在锁相环结构后添加分频器即可。输出信号相位噪声的公式如下：
PNtotel=PNSYNTH+10*log（FPD）+20*log（N/X）
Fout=FPD*N/X
根据上述公式可知，若FPD与X之间同比例增加，输出频率并不会变化，而输出的相位噪声却呈现出下降状态。并且，X扩大一倍，则FPD同样扩大一倍，PNtotel降低3dB。
不过，该种结构也拥有不足之处。因为，此种方案的应用，锁相环输出频率间接提升，依照原理可知，将导致锁相环芯片选择、研制难度增大。同时，与双锁相环结构相似，若频率步进较小，输出频率较高，则相位噪声仍然相对较高，为电子设备运行带来影响。
3.3 DDS激励锁相环结构
DDS激励锁相环结构具体如图2所示，作为一种完善相位噪声的方式，其主要利用DDS为锁相环参考频率。在该结构运行在电子设备中时。若锁相环分频比保持不变，仅需要改变DDS输出频率，就能够实现跳频。如此，在较低分频比状态下，频率步进相应较低。并且，锁相环能够直接增大DDS输出频率，还能滤除DDS应用杂散，实现低噪声、宽频率、高杂散抑制的频率合成。当然，该种结构并非完美无缺，若DDS的杂散进入环路低通带，则锁相环无法滤除，进而影响电子设备的健康运行[3]。
4 总结
总而言之，在锁相环合成器应用中，相位噪声难以避免，影响了电子设备的精准性，阻碍了电子设备的效用发挥。而在相位噪声完善中，若采用双锁相环结构，则相位噪声会降低10log（1+FPD2/FPD），且合成器的结构简单，极易实现，不过，器件也增大一倍，较小步进难以实现，混频器也易杂散。利用锁相环结合分频器结构，相位噪声降低10log（X），且合成器结构简单，不易引入杂散，不过，难以实现较小步进。而DDS激励锁相环应用中，DDS输出频率增大一倍，相位噪声相应降低3dB，小步进也容易实现，不过，若杂散进入通带，将难以去除。总之，结构不同，相位噪声改善不同，优缺点相应不同。对此，在频率合成器实际设计中，应严格依照系统要求，选择最佳结构，完善相位噪声，充分发挥合成器的效果。
参考文献：
[1]基于级联偏置锁相环的宽带频率合成技术研究[D]. 电子科技大学.
[2]孙家星， 孙越强， 杜起飞. 锁相环频率合成器最优环路带宽的选取[J]. 固体电子学研究与进展， 2016， 36（6）：457-459.
[3]低噪声锁相环频率合成器的研究与设计[D]. 南京邮电大学， 2018（7）：34-34.