【摘 要】
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提出了一种3D-Mesh拓扑互连网络结构,其支持动态可重构配置,数据路径位宽为32 bit。基于该3D-Mesh拓扑互连网络结构,设计了一种拥有48个RPE(Reconfigurable Process Element)
【机 构】
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解放军信息工程大学,复旦大学专用集成电路与系统国家重点实验室,71315部队
【基金项目】
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国家自然科学基金(61404175)
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提出了一种3D-Mesh拓扑互连网络结构,其支持动态可重构配置,数据路径位宽为32 bit。基于该3D-Mesh拓扑互连网络结构,设计了一种拥有48个RPE(Reconfigurable Process Element)和16个RSE(Reconfigurable Storage Element)的异构粗粒度逻辑阵列(Isomerism Coarse-Grained Reconfigurable Array,ICGRA)。基于COMS 55 nm工艺库进行后端设计,ICGRA总面积为28.52 mm2。同时在300 MHz系统时钟、1.08 V Vcc电压、室温条件下系统总功耗为2.88 W。其中3D-Mesh拓扑互连网络面积占系统总面积的3.8%,功耗占系统总功耗的7%。与相关设计对比,该结构动态重构速率提高2倍～60倍。且采用该3D-Mesh拓扑网络之后,运算单元利用率也大幅度提高。
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