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为了推动音视频编码标准（AVS）解码芯片产业的发展，提出了一种针对AVS视频标准基准档次4．o级别解码器的超大规模集成电路（VLSI）实现结构．通过分析实现复杂度，阐述了AVS视频解码器的总体框架、主要模块的功能及结构．解码器采用块级流水结构，主要模块之间实现并行处理．同时根据AVS算法特点，给出了变长解码模块、反整数余弦变换模块和环路滤波模块的硬件实现结构．解码器在现场可编程门阵列（FPGA）上实现，并给出了各模块的FPGA资源占用情况．实现结果表明，该AVS视频解码器实现结构能在54MHz时钟频率下完