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以加法器模块的不同实现方式为例,从模块易维护性、抗干扰性、运算速度和通用性等方面进行分析和比较,提出在用VerilogHDL硬件描述语言设计数字加法器模块时的指导原则。
基于VerilogHDL的数字加法器的设计比较与优化
【摘 要】
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以加法器模块的不同实现方式为例,从模块易维护性、抗干扰性、运算速度和通用性等方面进行分析和比较,提出在用VerilogHDL硬件描述语言设计数字加法器模块时的指导原则。
【机 构】
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常州工学院电子信息与电气工程学院
【出 处】
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常州工学院学报
【发表日期】
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2009年3期
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